| Abstract: |  Bakalářská práce prezentuje návrh hardwarově akcelerované implementace algoritmu Speeded Up Robust Features (SURF). Algoritmus SURF je složen ze dvou částí -- detekce významných bodů a tvorba deskriptorů významných oblastí -- z čehož první je vhodnější pro řešení pouze logikou programovatelného hradlového pole (FPGA). Druhá část algoritmu je implementována v jazyce C pro běh na standardních procesorech -- nejlépe s podporou operací v plovoucí řádové čárce. V práci jsou kromě popisu algoritmu a popisu implementace zahrnuty i výsledky dosažené praktickou aplikací této implementace na FPGA rodiny Virtex-5 FXT, včetně rychlosti zpracování. Podmínky této testovací aplikace simulují použití při úloze navigace mobilního robota. Výsledky jsou srovnány s výsledky jedné z již existujících softwarových implementací, čímž je prokázána praktická použitelnost této implementace.
|
|---|